[問題] 非同步設計的 constraint

[letitgo02 (我看見的世界)]

Hi 請問大家

一般非同步設計 如下圖

https://filebox.ece.vt.edu/~athanas/4514/ledadoc/html/images/pol_cdc11.gif

要怎麼卡 constraint

假設 clock 跑很快的話

快到需要考慮下 constraint

謝謝

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推 kuoll: 這不叫非同步(asynchronous) 這叫 multiple clock 一般來說
→ kuoll: 下false path就好了 另外糾正一點 constraint不是因為跑很
→ kuoll: 快才要下(不然定義何謂快？) 而是只要兩clk不同就要下
推 Baneling: 不是喔 這種電路(synchronizer)是用在非同步的做法
→ Baneling: multiple clock可以做成同步或者非同步
→ Baneling: 同步或者非同步通常是看處理clock tree的時候怎麼處理
→ Baneling: 這個議題的討論跟EAD tool的使用方式在SNUG的一篇文章
→ Baneling: 有討論到... 一時想不起來名字 orz
→ Baneling: 另外 constraint是只要你有用到邏輯合成就應該要下, 不
→ Baneling: 然eda tool要用什麼當做根據去幫你實現電路? XD
推 Baneling: #1M1ydjUe (Electronics)
推 xanter: 這電路怪怪的感覺，只有同步select,卻沒有對data同步，也
→ xanter: 沒有acknowledge
→ letitgo02: b大厲害，知道我想問什麼
推 ViewMoon: 這是 CDC (clock domain crossing) 的 D-MUX,
→ ViewMoon: MUX synchronizer, or sync MUX.
→ ViewMoon: 只要不是同一 clock group, 一律雙向 set_false_path
→ ViewMoon: 或 set_clock_groups，STA 視它為 unconstrainted path
→ ViewMoon: 也就是, synthesis/STA 不處理 CDC, 而是另由 CDC tool
→ ViewMoon: 去處理,e.g.Questa CDC, Meridian CDC, SpyGlass CDC...
→ ViewMoon: mutiple clocks同一clock group是set_multicycle_path
→ ViewMoon: or not (仍是 STA topic), 不同 clock groups 是 CDC
→ ViewMoon: topic 基本上不屬 STA topic
推 Baneling: ViewMoon說得太好了... 這篇不m可惜
→ mmonkeyboyy: V說的真好+1